Vous trouverez ci-dessous quelques réponses à vos questions techniques. Sélectionnez simplement la catégorie pour laquelle vous devez trouver une réponse, puis sélectionnez le titre du sujet qui vous intéresse pour voir la question et la réponse détaillées.
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Deux types d’erreurs peuvent se produire : Lorsque, dans les exemples, l’erreur est « WARNING : transfer frames lost : », cela signifie qu’un paquet RTDEx a été perdu entre le FPGA et l’hôte. Assurez-vous que le Perseus est connecté directement à l’ordinateur hôte (pas de commutateurs Ethernet externes au châssis). Il est également possible que l’ordinateur hôte ne puisse pas gérer la vitesse de transfert depuis le FPGA. Pour ralentir le transfert, réglez l’intervalle entre les images sur une valeur plus élevée. Par exemple, #define FRAME_GAP 200000.
Lorsque, dans les exemples, l’erreur est « ATTENTION : transfert non terminé à cause d’un petit délai », cela signifie que tous les paquets attendus n’ont pas été reçus mais qu’aucun paquet n’a été perdu. Les causes peuvent être une configuration incorrecte des cœurs RTDEx et d’enregistrement/lecture (par exemple, essayer de recevoir plus de paquets que précédemment indiqué dans la fonction RTDExStart) ou une mauvaise connexion entre les cœurs RTDEx et d’enregistrement/lecture dans le FPGA . La fonction RTDExReceive renvoie le nombre d’octets reçus, ce qui peut vous aider à trouver la cause du problème.
Ce problème a été résolu pour ADP version 6.0 et ultérieure.
Pour la version 5.6 et les versions antérieures, cette erreur se produisait lorsque l’hôte n’avait pas reçu la taille de données spécifiée et attendait plus de données.
Assurez-vous que les adresses MAC spécifiées dans la ligne ram get sont valides. Les adresses MAC génériques (hôte et Perseus) dans l’exemple fourni avec l’installation doivent être remplacées par les adresses MAC réelles de votre système.
Assurez-vous qu’il n’y a pas de pare-feu ou de logiciel antivirus en cours d’exécution sur l’ordinateur hôte qui pourrait entraver les transferts de paquets.
Les versions 5.6.0 et ultérieures d’ADP ne prennent pas en charge les projets 32 bits sous Windows. Vous devez compiler le projet avec l’option Release x64. Si vous ne disposez pas de cette option, vous devez réinstaller Visual Studio avec les outils de compilation 64 bits.
Le code d’erreur est divisé en trois sections: la gravité de l’erreur, le module à l’origine de l’erreur et l’erreur elle-même. La procédure suivante illustre comment trouver la signification du code d’erreur (dans ce cas, erreur 0xC0640006)
Gravité de l’erreur : Dans le fichier %ADPROOT% sdklyt_std_libinclyr_error.h, dans l’installation ADP, se trouve l’énumération Lyr_Severity. Les 2 MSB du code d’erreur sont définis par l’énumération de gravité. Ici, 0xC indique une erreur (le niveau de gravité est 3).
Module d’erreur: dans le fichier %ADPROOT% sdklyt_std_libinclyr_error.h, dans l’installation d’ADP, se trouve le module d’énumération. Les bits 16 à 30 du code d’erreur sont définis par cette énumération. Ici, le 0x064 indique une erreur du pilote Radio420.
Erreur: lorsque le module d’erreur est connu, accédez au fichier d’en-têtes de types du module pour trouver le nom de l’erreur. Dans ce cas, l’énumération d’erreur Radio420 est disponible dans le fichier fmc_radio.h à cet emplacement %ADPROOT% sdkfmcradio_libinc dans l’installation ADP. Les bits 0 à 15 du code d’erreur sont définis par l’énumération des erreurs. Ici, 0x0006 indique que l’étalonnage RX DC a échoué.
Oui, veuillez consulter les spécifications de la fiche produit de la carte FMC de Nutaq pour valider les exigences FMC.
Non, malheureusement Nutaq ne fournit pas de schéma de carte.
Nutaq recommande le câble de plate-forme Xilinx USB II, numéro de modèle DLC10. Vous pouvez trouver des informations à ce sujet sur la page Web de Xilinx à l’adresse http://www.xilinx.com/products/boards-and-kits/HW-USB-II-G.htm.
Le fichier .req doit être téléchargé sur http://license.nutaq.com/act_server/offline/ adresse. De là, vous obtiendrez le fichier .ans requis pour continuer l’installation hors ligne.
Il s’agit d’un problème connu de la fonction de gestionnaire de licence qui récupère l’adresse MAC dans Windows 7, 64 bits. Cela se produit lorsqu’il existe de nombreuses connexions au réseau local pour les adaptateurs de tunnel sur votre ordinateur. Cela peut être confirmé à l’aide de la commande «ipconfig –all» dans une invite de commande. Pour résoudre le problème, les connexions doivent être supprimées. Faire cela:
1) Ouvrez le gestionnaire de périphériques.
2) Sélectionnez Afficher/Afficher les périphériques cachés.
3) Faites défiler jusqu’aux adaptateurs réseau.
4) Faites un clic droit et désinstallez tous les adaptateurs de tunnel sauf 1.
Il est possible de flasher le fichier bit pour le rendre permanent :
+ Démarrez le logiciel ADP CLI.
+ Connectez-vous à la carte avec la commande : connect your.board.ip.address (par exemple, connect 192.168.0.1).
+ Téléchargez votre fichier bit sur le flash en utilisant la commande : fpgaflash filename.bit.
Remarque : Le moyen le plus simple d’entrer le bitstream.filename consiste à faire glisser et déposer l’icône de fichier Windows dans la fenêtre CLI ADP après avoir entré la commande fpgaflash suivie d’un espace.
La commande fpgaflash téléchargera le fichier bit et l’enregistrera dans la mémoire flash intégrée.
Votre bitstream devrait fonctionner la prochaine fois que vous démarrerez la carte.
SDRAM DDR3 8 bits : Dédiée au CPU uBlaze à utiliser comme mémoire programme soit pour :
a) un système d’exploitation (par exemple, Linux)
b) un programme C autonome qui est trop volumineux pour tenir dans la BRAM interne du FPGA.
SODIMM 1G:
Utilisé pour le module d’enregistrement-lecture pour l’acquisition et le stockage des données.
Il peut également être utilisé pour stocker les données acquises avant d’être envoyées à l’hôte via le canal de communication RTDEx.
Mémoire flash:
Utilisé pour stocker en permanence le flux binaire FPGA, le noyau Linux et les images U-boot.
Après avoir mis à jour la version d’ADP, j’obtiens une erreur lors de la compilation d’un projet réalisé à partir d’une ancienne version d’ADP. Les erreurs sont du type ERROR:PhysDesignRules:xxxx. Par exemple:
ERROR:PhysDesignRules:2399 – Le comp GTXE1 ETH0_MAC/ETH0_MAC/V6HARD_SYS.I_TEMAC/I_EMAC_TOP/EmacBlock_l/GTP_DUAL_1000X_inst/rocketio_wrapper_inst/gtx0_rocketio_w rapper_i/gtxe1_i a POWER_SAVE[4] défini sur une valeur non prise en charge et doit être défini sur 1 Veuillez consulter l’enregistrement de réponse 39430 pour plus d’informations.
Réponse:
Supprimez le répertoire de travail pour effacer tous les fichiers compilés avec la version précédente.
Pour résoudre ce problème, abaissez la fréquence d’horloge de la conception ou ajoutez des registres dans le chemin critique.
Pour les versions ADP 6.0 ou ultérieures, toutes les bibliothèques ont été compilées avec Visual Studio 2008 SP1. Assurez-vous que Visual Studio 2008 avec Service Pack 1 est installé. Vous pouvez télécharger le service pack sur http://www.microsoft.comhttps://nutaq.com-us/download/details.aspx?id=13276
Nutaq ne prend pas en charge la construction de programmes C personnalisés pour le MicroBlaze dans les flux binaires générés par MBDK. Cependant, les éléments suivants peuvent vous aider à configurer votre projet XSDK.
– Le modèle MBDK ne peut utiliser aucune fonctionnalité BSDK ou MBDK. Assurez-vous qu’aucun bloc RTDEx ou Enregistrement/Lecture n’est présent dans le modèle.
– Compilez le modèle MBDK (pour les besoins de cet exemple, le répertoire cible est …/work/test_sdk dans System Generator).
– Une fois la compilation réussie, ouvrez le fichier .xmp généré à cet emplacement : …worktest_sdkperseus601x_sysgenperseus601x_sysgen.xmp.
Cela va générer le fichier temporaire system.xml : …worktest_sdkperseus601x_sysgen__xpssystem.xml
– Copiez-le ailleurs puisqu’il se trouve dans un dossier temporaire.
– Ouvrez XSDK et créez un nouvel espace de travail.
– Dans XSDK, créez une nouvelle spécification de plate-forme matérielle, sélectionnez le fichier system.xml, puis sélectionnez les fichiers bitstream et BMM trouvés dans
…worktest_sdkxflowperseus601x_sysgen.bit
…worktest_sdkxflowperseus601x_sysgen_bd.bmm
– Une fois la spécification de la plate-forme matérielle créée, cela devient comme n’importe quel autre projet XSDK.
Dans Visual Studio, lors de la génération d’un exemple dans une configuration 64 bits, la génération du projet est ignorée et rien ne se passe.
Réponse:
Pour compiler un projet 64 bits avec Visual Studio, vous devez cocher la case Compilateurs et outils X64 lors de l’installation de Visual Studio.
Le pilote JTAG est détenu par une autre instance d’un programme Xilinx. Lorsque cela se produit, déconnectez le câble USB JTAG, fermez le SDK et éteignez le Perseus.
Assurez-vous que tous les processus SDK sont arrêtés après la fermeture de la fenêtre SDK. Parfois, le logiciel javaw.exe est toujours en cours d’exécution et doit être fermé manuellement dans la boîte de dialogue Gestionnaire des tâches de Windows.
Allumez le Perseus, connectez le câble USB JTAG et rouvrez le SDK. La programmation FPGA devrait maintenant fonctionner.
Oui, veuillez consulter la section des outils de développement logiciel sur notre site Web.
Il est recommandé d’utiliser Windows 7 (64 bits) et d’avoir au moins 10 Go de RAM.
AVERTISSEMENT : EDK:1687 – Chemin non valide spécifié pour ModuleSearchPath dans le fichier XMP. Assurez-vous que le répertoire spécifié existe.
ERREUR: EDK: 4110 – IPNAME: lyt_axi_emac_rtdex, INSTANCE: axi_emac_rtdex – impossible de trouver MPD pour le pcore « lyt_axi_emac_rtdex_v1_00_a » dans l’un des référentiels –
C:testexamples_perseus6010perseus6010_radio420x_rtdex_record_playbackedkperseus6010_radio420x_record_playback.mhs ligne 493.
AVERTISSEMENT: EDK:4264 – fichier elf spécifié avec la balise ElfImp: C:testfpgabinperseus601x_default_linux.elf introuvable INFO:EDK – Réinitialisation de la balise ElfImp dans le fichier projet…
AVERTISSEMENT : EDK:3362 – Impossible d’ouvrir le projet en raison d’erreurs.
Réponse:
Les projets XPS utilisent des chemins relatifs pour trouver les fichiers requis. Si le fichier de projet a été déplacé vers un dossier différent, dans ou hors de la hiérarchie d’installation d’ADP, le projet ne trouvera pas les fichiers et ne pourra pas les ouvrir.
J’ai essayé de programmer l’application bitstream dans le flash du Perseus. Cependant, le système ne démarre plus et affiche le message d’erreur suivant.
Réponse:
Le noyau Uboot et Linux a été corrompu ou effacé. Veuillez procéder comme suit.
+ Obtenez une copie du fichier u-boot.elf et placez-le dans le dossier ‘c:’.
+ Connectez le programmeur JTAG au Perseus.
+ Connectez-vous au port série Perseus à l’aide de Putty.
+ Ouvrez le studio de plate-forme Xilinx.
+ Dans le menu, allez à Debug> Lancez XMD.
+ Lorsque XMD est ouvert, saisissez les commandes suivantes:
« connecter mb mdm »
« dow c:/u-boot.elf »
« Cours »
Le Perseus devrait redémarrer et démarrer correctement. Effectuez la procédure « Programmation du firmware Linux dans la mémoire flash » (dans le guide de l’utilisateur Perseus, reportez-vous à la section sur la programmation du firmware Linux dans la mémoire flash) avec le ‘u-boot-s.bin’ et ‘u-boot.elf ‘ situés dans votre dossier ‘ADPROOTfpgabin’.
N’oubliez pas de remplacer ‘ADPROOT’ par le chemin où vous avez installé le logiciel ADP.
Les broches suivantes ne sont pas utilisées dans les packages logiciels:
| Broche | Numéro | Direction | Type |
| AVR_RXD | AW35 | EN | LVCMOS25 |
| AVR_TXD | AY34 | SORTIE | LVCMOS25 |
| E_KEY0_FPGA | D15 | INOUT | LVCMOS25 |
| E_KEY1_FPGA | C15 | INOUT | LVCMOS25 |
| E_KEY2_FPGA | G12 | INOUT | LVCMOS25 |
| E_KEY3_FPGA | H13 | INOUT | LVCMOS25 |
| CUSTOM0_FPGA_IO | F15 | SORTIE | LVCMOS25 |
| CUSTOM1_FPGA_IO | AW16 | SORTIE | LVCMOS25 |
AVR_RXD et AVR_TXD sont des liaisons UART RX et TX entre le FPGA et l’AVR.
Les autres broches sont soit des broches GPIO, soit une liaison SPI entre le FPGA et l’AVR. Il n’y a pas non plus de code sur l’AVR qui utilise ces broches.
La broche F4 SPI_SDO est liée à toutes les puces SPI de l’ADAC250 et le routage du signal SDO est commuté par les broches de sélection de puce. Assurez-vous que toutes les sélections de puces sont élevées, sauf la sélection de puce ADC (broche E3) et essayez de lire une valeur connue. Vous pouvez également essayer d’écrire puis de relire une valeur.
Pour lire/écrire depuis/vers l’ADC, placez les broches suivantes aux niveaux spécifiés:
+ ADC SPI Enable = E3 Low (accès activé)
+ DAC SPI Enable = E2 High (accès désactivé)
+ PLL SPI Enable = F5 High (accès désactivé)
Pour lire/écrire depuis/vers le DAC ou le PLL, placez l’activation SPI ADC sur High et la broche Enable correspondante sur Low. Assurez-vous qu’il n’y a qu’une seule broche Low et les deux autres High.
Les débits maximaux obtenus sont :
De la lame de processeur embarquée au FPGA: 543Mo/seconde
Du FPGA à la lame de processeur embarqué : 265 Mo/seconde
Ces valeurs de référence ont été obtenues à l’aide d’un Perseus révision C et d’un processeur SAMC-514 (Fedora 17) dans un châssis VT852 Vadatech, exécutant l’exemple PCI Express RTDEx de la version 6.1 d’ADP.
Sur une pile MI125-32, l’horloge externe et le déclencheur doivent être connectés à la carte se trouvant directement sur le support (MI125-16E). Cette carte est l’horloge maître de la pile.
Lors du démarrage d’une session Debug dans XSDK, le programme ne peut pas être chargé dans la mémoire et le message d’erreur suivant s’affiche:
Comment ce problème peut-il être résolu ?
Réponse:
Lorsque cela se produit, déconnectez le câble USB JTAG, fermez le SDK et éteignez le ML605.
Assurez-vous que tous les processus SDK sont arrêtés après la fermeture de la fenêtre SDK. Parfois, le logiciel javaw.exe est toujours en cours d’exécution et doit être fermé manuellement dans la boîte de dialogue Gestionnaire des tâches de Windows.
Assurez-vous que la mémoire DDR3 SODIMM est correctement connectée au ML605. Pour ce faire, retirez la mémoire DDR3 SODIMM et réinsérez-la.
Allumez le ML605, connectez le câble USB JTAG et rouvrez le SDK.
Programmez le FPGA avec le bitstream généré.
Le démarrage d’une session de débogage devrait maintenant fonctionner.
Les versions 5.5.0 et antérieures du logiciel ADP ne prennent pas correctement en charge les révisions C et D du Radio420x. Vous devez mettre à jour votre logiciel ADP vers la version 5.6.0 ou ultérieure pour les utiliser. La carte de révision B est correctement prise en charge par les versions 5.5.0 et antérieures.
Pendant l’étalonnage du décalage DC RX, le FPGA fait la moyenne du signal reçu pour calibrer le décalage DC. Généralement, lorsqu’une erreur se produit, c’est parce que le signal acquis sature au niveau du CAN et est écrêté lorsqu’il est échantillonné dans le FPGA. Réduisez la puissance d’entrée de la Radio 420 RX ou réduisez le gain RX pour éviter la saturation du signal
Dans une conception FPGA Radio420x, l’horloge de conception est généralement l’horloge reçue du Radio420 sur FMCCLK0. Cette horloge est réglée sur la même fréquence que les ADC et DAC du Radio420. Pour exécuter la conception à une fréquence spécifique, l’horloge ADC et DAC du Radio420 doit être initialisée à cette fréquence.
Par exemple, dans l’exemple d’enregistrement/lecture Radio420, la fréquence ADC/DAC est définie (sur 40,96MHz) à l’aide de cette définition:
#define ACQUISTION_FREQ FMCRADIO_DATARATE_REF_30_72MHZ_40DOT96MHZ
Pour modifier la fréquence d’horloge de conception, remplacez simplement FMCRADIO_DATARATE_REF_30_72MHZ_40DOT96MHZ par la valeur de fréquence en échantillons par seconde.
ex. : #define ACQUISTION_FREQ 10000000
Remarque : La fréquence ADC et DAC est définie sur le nombre d’échantillons I + Q échantillons par seconde envoyés ou reçus. Par conséquent, si la conception prévoit 10 millions d’échantillons I et 10 millions d’échantillons Q par seconde, la fréquence doit être définie sur 2 000 000.
Le cœur DSP C64+ peut traiter 4 752 MMAC 8 bits ou 2 376 MMAC 16 bits à 594 MHz. Le FPGA SX35 Virtex-4 possède 15 360 tranches CLB, 192 blocs de RAM de 18 kilobits et 192 tranches XtremeDSP.
Le module de traitement numérique n’est pas proposé avec les modèles de FPGA autres que le Virtex-4 SX35 dans le cas de commandes unitaires. En cas de commandes groupées; cependant, Nutaq peut accommoder. Contactez Nutaq pour plus de détails.
L’ADACMaster III n’est désormais proposé qu’avec le FPGA Virtex-4 SX35.
Lorsque les horloges requises sont toutes réglées sur 30,72 MHz, la PLL est contournée et ne se verrouille donc pas puisqu’elle n’est pas utilisée.
Les processeurs pouvant être ciblés sont:
+ La partie ARM et DSP de la puce DM6446.
+ Le FPGA Virtex-4 SX35 du module de traitement numérique.
+ Le FPGA Virtex-4 du module de conversion de données.
L’ARM exécute le RTOS INTEGRITY qui comprend:
+ Séquence de démarrage et initialisation
+ Gestion Ethernet
+ Moteur de communication central (CCE)
+ Communications ARM/MSP430 (gère la surveillance de l’alimentation)
+ Gestion du système de fichiers
La liste suivante de composants et d’interfaces peut être contrôlée avec les flux de conception BSDK et MBDK:
+ Codec audio
+ DEL
+ Boutons poussoirs
+ Commutateurs DIP
+ Bus de données DSP-FPGA
L’ADACMaster III d’une plate-forme de développement SFF SDR dispose de deux canaux RX (ADC) et de deux canaux TX (DAC). Par conséquent, le nombre de modules RF pouvant être simultanément interfacés avec un SFF SDR dépend du nombre de canaux RX/TX dont votre module RF a besoin.
Exemples:
A. Les modules RF à bande basse et à bande haute utilisent 1 canal ADC et 2 canaux DAC; par conséquent, un seul module peut être utilisé à la fois.
B. Les modules WiMAX RF utilisent 1 canal ADC et 1 canal DAC; par conséquent, 2 modules RF peuvent être utilisés simultanément.
Non, la carte mémoire SD n’est pas prise en charge.
Non, la SDRAM DDR2 ne peut pas être mise à niveau au-delà de 128 Mo.
La partie DSP du DM6446, le FPGA Virtex-4 SX35 du module de traitement numérique et le FPGA Virtex-4 de l’ADACMaster III peuvent tous être ciblés par cette méthode de développement.
Les taux de transfert possibles dépendent du type de développement que vous effectuez et également du type de conception que vous implémentez (en termes de bande passante, de débit et de formatage des données). Les benchmarks montrent des taux de transfert possibles atteignant 20 Mbps avec un développement basé sur le langage.
Remarque : reportez-vous au guide de l’utilisateur SFF SDR pour plus de détails sur la façon d’atteindre ce taux de transfert.
Oui, Nutaq propose des cartes qui s’interfacent avec le module de traitement numérique.
Le module ADACMaster III s’interface via le connecteur d’extension.
Les modules RF s’interfacent via le connecteur GPIO et peuvent également être connectés à l’ADACMaster III via les connecteurs SMA. Les modules RF pris en charge sont:
+ Le module RF accordable en bande basse
+ Le module RF accordable à haute bande
+ Le module RF large bande WIMAX 2,5 GHz
+ Le module RF à bande étroite WIMAX 2,5 GHz
Aucune autre carte d’extension n’est développée par Nutaq pour le moment. Il vous est cependant possible de concevoir votre propre carte d’extension et de la connecter via le connecteur d’extension ou le GPIO.
L’interface DM6446 JTAG sur la plate-forme de développement ou le module d’évaluation SFF SDR est un connecteur 1,8 V à 14 broches. Nutaq recommande d’utiliser l’un des émulateurs JTAG suivants pour s’interfacer avec le cœur DSP du DM6446:
+ Émulateur Spectrum Digital XDS510 USB JTAG. Cet émulateur est compatible 3,3 V et 5 V. Il nécessite l’utilisation d’un convertisseur de tension pour être compatible 1,8 V.
+ Émulateur Spectrum Digital XDS510 USB PLUS JTAG avec câble adaptateur cible 14 broches.
+ Pod émulateur de chemin de balayage Spectrum Digital XDS510PP PLUS JTAG.
+ Émulateur JTAG USB Spectrum Digital XDS560R avec en-tête JTAG 14 broches.
D’autres émulateurs JTAG compatibles avec le cœur SoC DM6446 DM devraient également fonctionner correctement.
Oui, un noyau INTEGRITY BSP est fourni avec le logiciel accompagnant votre produit.
Oui, une communauté (ossie.wireless.vt.edu/trac/wiki/SffsdrLinux) propose des pilotes de plate-forme de développement SFF SDR open source pour Linux et l’implémentation Open Source SCA :: Embedded (OSSIE).
Important : Lisez attentivement avant de continuer et procédez à vos risques et périls. Nutaq n’offre aucune assistance pour ces produits logiciels car ils ne sont pas fournis par Nutaq.
Non, ce n’est pas nécessaire.
L’environnement de développement intégré MULTI et la suite d’outils de Green Hills Software peuvent être utilisés pour cibler la partie ARM du DM6446 exécutant le RTOS INTEGRITY.
Le tableau suivant montre l’allocation des ressources de conception par défaut.
| Ressource | utilisée | Accessible | % d’utilisation |
| Tranches | ± 2,02 | 15.360 | 13 |
| DCM | 3 | 8 | 37 |
| BUFG | 9 | 32 | 28 |
| RAMB16 | 2 | 192 | 1 |
| DSP48 | 1 | 192 | 1 |
Le module ADACMaster III peut être contrôlé avec les fonctions du kit de développement logiciel de carte (BSDK) et du kit de développement basé sur modèle (MBDK) associés à votre produit. Une licence spécifique pour ces packages doit être achetée.
Solution: Il existe une différence entre la carte rev D et la carte rev E qui peut provoquer le blocage de l’exemple. Tout est expliqué plus en détail sur le site de support Xilinx. http://www.xilinx.com/support/answers/44814.htm
Installez manuellement le pilote USB sur votre PC hôte pour communiquer avec votre PicoSDR. http://www.ftdichip.com/Drivers/VCP.htm (Autre système d’exploitation) (Windows 7) http://www.ftdichip.com/Drivers/CDM/CDM20830_Setup.exe (Windows 7)